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崗位職責(zé) 1、 參與SoC子模塊的開(kāi)發(fā)。積極撰寫(xiě)Design Spec，依據(jù)Design Spec完成子模塊的RTL代碼開(kāi)發(fā)，并搭建簡(jiǎn)單的test-bench完成基本功能驗(yàn)證； 2、 參與SoC集成，將各IP通過(guò)interconnect實(shí)現(xiàn)互聯(lián)； 3、 協(xié)助DV團(tuán)隊(duì)完成子系統(tǒng)驗(yàn)證或SoC top level驗(yàn)證； 4、 根據(jù)synthesis timing report，定位邏輯電路的critical path，并合理優(yōu)化timing； 5、 需要提供詳細(xì)的寄存器描述文檔，協(xié)助嵌入式BSP同事和hardware同事，完成FPGA原型驗(yàn)證。 任職資格 1、 電子工程類(lèi)學(xué)士或碩士學(xué)位，掌握數(shù)字電路基本原理，0-5 年IC設(shè)計(jì)經(jīng)驗(yàn)； 2、 熟練掌握 Verilog硬件描述語(yǔ)言； 3、 熟悉基本的Linux操作，熟悉常用 EDA 工具如 Verdi，VCS，Xcelium 等； 4、 熟悉常用腳本：Makefile，Python，TCL，Perl等； 5、 熟悉 AMBA 協(xié)議：AXI，AHB 以及 APB 等； 6、 對(duì)SoC架構(gòu)有基本認(rèn)知，有SoC頂層整合經(jīng)驗(yàn)者優(yōu)先； 7、 熟悉Design Compiler，對(duì)時(shí)序約束，電路綜合有實(shí)際操作經(jīng)驗(yàn)者優(yōu)先； 8、 良好的團(tuán)隊(duì)協(xié)作意愿。